序号

课程内容

课时

1

主流的数字逻辑综合工具和流程

2

2

设计和工艺数据：先进的28nm CMOS工艺

加载RTL  设计与逻辑库

加载物理技术和设计数据

Physical and layout library(Milkway)

Technology File

TLUPlus

Floorplan data

4

Lab 1

逻辑综合基本流程

2

3

设计和工艺库对象

列出不同的设计和库的object

创建包含指定对象和类型的collection

2

4

时序约束

为时序分析提供约束文件

Create_clock及clock的属性

Set_input_delay

Set_output_delay

创建和执行约束文件

2

Lab 3

时序分析

2

5

环境属性

设置Driver  & Transition

设置Load

PVT &  Corner

Net delay的建模(WLM)

2

Lab 4

环境属性

2

6

综合优化方法

Boundary Optimization

Auto ungroup

Adaptive retime  and register retime

Path group

MCMM

4

Lab 5

综合技术

2

7

时序分析

Report_timing

Report_constraint

2

8

约束选项

占空比不为50%的clock

多个外部输入输出路径

外部电路下降沿有效输入输出

External  inputs/outputs with non-default latencies

2

Lab 7

附加约束选项

2

9

多时钟和例外

多路同步时钟

源自于时序逻辑的时钟

互斥的同步时钟

异步时钟

多周期时序

2

Lab 8

多时钟和时序异常

2

10

Congestion分析和优化

应用拥塞分析建立命令

以图形化方式分析拥塞

执行建议的拥塞消除方法流程

2

11

综合数据输出

嵌入式CPU的数字逻辑综合策略和实现

2

12

低功耗设计

Clock gating

Self-gating

UPF

2

13

Hierarchy  设计

Bottom Up  Flow

Top Down  Flow

Abstract Model

2

14

Multibit  设计

Setting

RTL Bus  Flow

Placement  Aware Flow

2

15

综合技术总结

2